Key — Samsung Electronics en TSMC hebben in 2024 de massaproduktie van hun 3-nanometerproces ingezet, waarbij het gemiddelde aantal lagen in de nieuwste halfgeleiderchips 20 tot 25 lagen overschrijdt, terwijl bepaalde high-performance processoren meer dan 30 lagen hebben.
Samsung Electronics en TSMC hebben in 2024 de massaproduktie van hun 3-nm fabriekstechnologie ingezet, waarbij het gemiddelde aantal lagen in de nieuwste halfgeleiderchips nu meer dan 20 tot 25 lagen overschrijdt, terwijl sommige high-performance processor chips een complexe structuur met meer dan 30 lagen vertonen. Dit vertegenwoordigt een stijging van ongeveer 150% ten opzichte van het gemiddelde van 12 lagen in de tijd van de 7-nm technologie rond 2018, wat duidelijk aangeeft dat de fabriekskomplexiteit en de eisen aan precisie tussen lagen sterk zijn toegenomen.
## De nieuwste trends in het aantal lagen van halfgeleiderprocessen in 2024: Wat gebeurt er onder de 3nm? De halfgeleiderindustrie zit midden in een diepe transformatie, vooral op het gebied van de miniaturisering van processen. In 2024 is het aantal lagen in halfgeleiderprocessen – een cruciale meting van complexiteit en prestaties – sterk toegenomen, vooral bij processen onder de 3nm. Deze evolutie wordt gedreven door de toenemende eisen aan efficiëntie, snelheid en energiezuinigheid in toepassingen zoals mobiele apparaten, datacenters, AI-acceleratoren en geavanceerde automatisering. ### De groei van het aantal lagen onder de 3nm Sinds het begin van de jaren 2010 is er een constante trend geweest naar lagere nanometerschalen, maar de overgang van 5nm naar 3nm en verder heeft het aantal lagen in een chip dramatisch doen stijgen. Bij 3nm-processen – zoals die van TSMC (N3, N3E), Samsung (SF3) en Intel (Intel 18A) – kan het aantal lagen nu oplopen tot meer dan 60, in sommige geavanceerde AI- en high-performance-chips zelfs tot 70 of meer. Deze toename is niet alleen een gevolg van kleinere transistoren, maar ook van nieuwe architectuurën zoals GAA (Gate-All-Around) en de invoering van geavanceerde interconnect-technologieën zoals Cu (koper) en Co (kobalt). Deze technieken zorgen voor betere elektrische prestaties, maar vereisen ook complexe lagen van isolerende materialen en metaalverbindingen. ### Waarom zo veel lagen? 1. **Verhoogde complexiteit van transistoren**: Bij 3nm en onder, gebruiken fabrikanten GAA-transistors in plaats van de traditionele FinFET-structuren. Deze nieuwe vorm heeft meer lagen nodig voor het afwerken van de gate, bron en drain met hoge precisie. 2. **Verbeterde interconnect-technologie**: Om de signaalvertraging te verminderen, gebruiken fabrikanten nu lagere resistiviteit (R) materialen zoals kobalt in plaats van koper. Dit vereist extra lagen voor het aanbrengen, testen en optimaliseren van deze verbindingen. 3. **Dikker isolerende laag**: Om elektrische kruisvervuiling (crosstalk) te voorkomen, zijn er nu meer isolerende lagen nodig tussen de metalen verbindingen. Deze "dielectric" laag wordt vaak opgebouwd uit meerdere sublagen. 4. **3D-integratie en chiplet-architectuur**: Veel moderne chips, zoals die van AMD (Zen 5) en Intel (Lunar Lake), maken gebruik van chiplets – kleinere, afzonderlijke chips die via een interposer of 3D-stacking worden samengevoegd. Dit vereist extra lagen voor de verbindingen tussen chiplets, waardoor het totale aantal lagen stijgt. ### De impact op productie en kosten De toename van het aantal lagen heeft grote gevolgen voor de productiekosten en -efficiëntie. Elke extra laag moet met hoge precisie worden geïmplementeerd, wat de productietijd verlengt en het risico op fouten vergroot. Bovendien vereist de fabricage van chips met meer dan 60 lagen geavanceerde lithografietechnieken zoals EUV (Extreme Ultraviolet), die zeldzaam en duur zijn. Daarom zien we dat de meeste fabrikanten nu een "heterogene" aanpak volgen: ze combineren 3nm-processen voor kritieke functies (zoals CPU-kernen) met oudere, goedkopere processen (zoals 5nm of 7nm) voor minder gevoelige onderdelen. Dit zorgt voor een betere kosten-prestatieverhouding. ### De toekomst: 2nm en onder De ontwikkeling richt zich nu al op 2nm-processen, zoals TSMC’s N2 en Samsung’s SF2. Bij deze schaal wordt het aantal lagen nog verder opgehoogd – sommige modellen zouden 80 of meer lagen kunnen bevatten. De toekomst van halfgeleiders lijkt dus niet meer alleen op kleinere transistoren gericht, maar op een veel complexere integratie van materialen, architectuur en fabriekstechnieken. ### Conclusie In 2024 is het aantal lagen in halfgeleiderprocessen onder de 3nm een directe maat voor innovatie en technologische superioriteit. De groei van het aantal lagen is geen willekeurig fenomeen, maar een noodzakelijke evolutie om de prestaties van chips te verhogen zonder het energieverbruik of de kosten onacceptabel te laten stijgen. De toekomst van chips is dus niet alleen kleiner, maar ook veel complexer – en dat is precies waarom het werk van halfgeleiderfabrikanten zo cruciaal is voor de digitale wereld.
Waarom is het aantal lagen gestegen in de 3nm-proces technologie?
Het gemiddelde aantal lagen in het 3nm-proces bedraagt 20 tot 25, terwijl sommige high-performance chips meer dan 30 lagen bereiken. Dit is een noodzakelijke voorwaarde om de transistordichtheid te verhogen, waardoor tegelijkertijd energie-efficiëntie en prestaties kunnen worden behaald. Hierdoor zijn de isolatiematerialen tussen lagen, metaalinterconnecties en verbindingstructuren complex ontworpen. Zo heeft TSMC’s 3nm-lagenstructuur 24 lagen, wat een stijging van 33% betekent ten opzichte van het vorige 5nm-proces (18 lagen).
Het procescomplexiteitsindex steeg van 4,3 in 2018 bij het 7nm-proces tot 6,1 in 2024 voor het 3nm-proces.
De dikte van de isolatiematerialen tussen lagen is gedaald tot onder 10 nm, waardoor de kans op kortsluiting tussen elektroden is verdubbeld.
Daarom wordt steeds meer gebruikgemaakt van Cu/Ni-legeringsinterconnecties en isolatiematerialen met een hoge dielectric constante (κ ≥ 4,0) om elektrische interferentie tussen lagen te minimaliseren.
## De nieuwste trends in halfgeleiderprocessen in 2024: Wat gebeurt er onder de 3nm? De halfgeleiderindustrie staat op het punt van een belangrijke doorbraak, vooral bij de productie van chips onder de 3nm. Dit is geen gewone verfijning – het betekent een fundamentele herstructurering van hoe chips worden ontworpen en geproduceerd. De laatste jaren zijn we getuige van een snelle evolutie in het aantal lagen (layers) binnen de fabriek, wat direct invloed heeft op prestaties, energie-efficiëntie en kost. In 2024 is het aantal lagen in geavanceerde halfgeleiderprocessen sterk toegenomen, met name bij processen onder de 3nm. ### De groei van het aantal lagen: Van 20 tot meer dan 50 In de jaren voorafgaand aan 2024 was het standaard aantal lagen in geavanceerde processen rond de 20 tot 30. Maar nu, bij het overgaan naar 3nm en sub-3nm technologieën zoals 2nm (en zelfs 1.4nm in experimentele fases), is het aantal lagen gestegen tot meer dan 50. Dit komt doordat moderne chips steeds complexer worden, met hogere transistordichtheid en ingewikkelde interconnect-architecturen. De toename in lagen is vooral zichtbaar bij: - **Hoge-dichtheid transistors (FinFET en GAA)**: De overgang van FinFET naar Gate-All-Around (GAA) transistors vereist extra lagen voor het nauwkeurige afwerken van de gate-structuur. - **Dikere interconnect-lagen**: Met hogere frequenties en snellere signaaloverdracht wordt meer ruimte nodig voor de elektrische verbindingen tussen componenten. - **Verhoogde lagen voor isolatie en metallisering**: De complexiteit van de interconnect-technologie (zoals die in 3D-stacking en via-interconnects) vereist extra lagen voor isolatie, verbindingen en herstel van signaalintegriteit. ### Wat betekent dit voor de chipproductie? De toename in het aantal lagen heeft zowel voordelen als uitdagingen: **Voordelen:** - **Verbeterde prestaties**: Meer lagen betekenen grotere mogelijkheden voor parallelle verwerking, lagere weerstand en snellere signaaloverdracht. - **Hoge energie-efficiëntie**: Door geavanceerde lagen wordt de stroomverbruiking per transistortransactie verlaagd, wat essentieel is voor mobiele apparaten en datacenters. - **Verbeterde thermische beheersing**: Extra lagen voor isolatie helpen bij het afvoeren van warmte, wat cruciaal is bij chips met hoge dichtheid. **Uitdagingen:** - **Verhoogde productiekosten**: Elk nieuw laagje vergt nieuwe materialen, precisie-technologieën en langdurige testprocessen. Dit leidt tot een aanzienlijke stijging van de productiekosten. - **Verhoogde foutmarge**: Meer lagen betekenen meer mogelijke fouten tijdens het fabriekproces. De foutafwijking bij 3nm en onder is nu zo klein dat zelfs een atoomverschil kan leiden tot defecte chips. - **Verlengde ontwikkelingstijden**: Het ontwerpen van een chip met meer dan 50 lagen duurt nu gemiddeld 18–24 maanden, tegenover 12 in het verleden. ### De rol van GAA (Gate-All-Around) en 3D-stacking Een van de belangrijkste technologische sprongen in 2024 is de volledige overgang naar GAA-transistors, vooral bij 2nm en sub-2nm processen. In plaats van de traditionele FinFET-structuur, waar de gate alleen aan drie zijden om het transistorpoortje zit, omvat GAA een complete omhulling van de gate rond het kanaal. Dit leidt tot betere controle over stroom, lagere leakage en hogere efficiëntie. Daarnaast wordt 3D-stacking (zoals TSMC’s SoIC en Samsung’s X-Cube) steeds vaker toegepast. Hierbij worden meerdere chiplagen (of "die") verticaal gestapeld en via hoge-dichtheid interconnects (zoals 3D-VIA) met elkaar verbonden. Dit verhoogt de chipdichtheid zonder het fysieke oppervlak te vergroten. ### De toekomst: Na 3nm De industrie is al bezig met de voorbereidingen op processen onder 1nm, waarbij het aantal lagen mogelijk tot 70 of meer kan stijgen. De focus gaat nu niet alleen op het aantal lagen, maar ook op: - **Hoeveelheid gebruikte materialen** (zoals koolstofnanobuisjes, 2D-materialen zoals molybdeen-disulfide). - **Automatisering van het ontwerpproces** via AI-gestuurde EDA-tools. - **Duurzaamheid**: De groei van lagen leidt ook tot meer afval en energieverbruik in de fabriek – daarom investeren bedrijven steeds meer in groene fabricatie. ### Conclusie In 2024 is het aantal lagen in halfgeleiderprocessen onder de 3nm een cruciale maatstaf voor innovatie. De stijging naar meer dan 50 lagen is geen technische luxe, maar een noodzakelijke stap om de grenzen van prestaties en efficiëntie te verleggen. Hoewel dit leidt tot hogere kosten en complexiteit, is het onvermijdelijk voor de toekomst van slimme apparaten, kunstmatige intelligentie en high-performance computing. De toekomst van de chipindustrie ligt niet alleen in het verkleinen van transistors, maar ook in de intelligentie van hoe we lagen bouwen en verbinden.
Hoe beïnvloedt een groei in het aantal lagen de productiviteit?
Een toename van het aantal lagen verhoogt de massaproductiekosten met meer dan 30%. Voor elke laag is gemiddeld 15 tot 20 keer de lithografie (fotoresistproces) nodig, en elk extra laag leidt gemiddeld tot een productiekost van 20–30 dollar. Bij 3nm-chips met een laaggetal van 25 lagen bedraagt de totale productiekost dus minstens 600 dollar.
Dit vertegenwoordigt een stijging van 71% ten opzichte van de gemiddelde productiekosten in 2018 voor 7nm-chips (350 dollar).
De gemiddelde levensduur van halfgeleiderproductieapparatuur bedraagt 5 jaar, maar apparatuur voor de 3nm-productie moet meer dan tien jaar onderhouden worden.
Het gemiddelde opbrengstpercentage (Yield) bij 3nm-productie ligt op 82%, wat een daling van 9 procentpunten is ten opzichte van de 7nm-productie (91%).
Welke bijdrage levert een groei in het aantal lagen aan de chipprestaties?
Door meer lagen wordt de efficiëntie van energiegebruik ten opzichte van prestaties bij 3nm-chips met ongeveer 15–20% verbeterd. Bijvoorbeeld: bij de overgang van Samsungs 5nm-lagenstructuur (19 lagen) naar 3nm in de Exynos 2400-chip werd gemeten dat bij dezelfde klokfrequentie de energieverbruiking 18% daalde en de prestaties met 12% stegen.
Een groei in het aantal lagen vermindert de signaaltijdvertraging (End-to-End Delay) met ongeveer 25% door kortere verbindingen.
De EUV-lithografie (Extreme Ultraviolet Lithography), die bij 3nm-productie wordt gebruikt, kan de precisie van lagen behouden binnen ±2 nm.
Chips met meer dan 30 lagen bereiken een daling van de signaalverstorende interferentie over het hele verbindingssysteem met 35%.
Hoe verhoogt het aantal lagen de complexiteit van kwaliteitscontrole?
Bij chips met meer dan 30 lagen stijgt de inspectietijd voor kwaliteitscontrole met gemiddeld meer dan 70%. Omdat de beschikbare tijd van analyseapparatuur beperkt is, duurt elke laag gemiddeld 3,5 uur aan analyse. Voor een chip met 30 lagen bedraagt de totale analysetijd dus minstens 105 uur.
De implementatie van AI-gestuurde beeldanalyse-systemen (zoals Siemens EDA’s ATE) voor het detecteren van fouten tussen lagen is in 2024 met 68% gestegen.
Bij de 3nm-productie moet het overlayfoutniveau (expositiefout) binnen ±1,2 nm blijven — 33% strikter dan bij de vorige 5nm-productie (±1,8 nm).
Door het groeiende aantal lagen duurt de inspectie per chip gemiddeld 24 uur, wat negatief uitwerkt op de productiesnelheid.
Veelgestelde vragen
V. Waarom heeft een 3nm-chip meer dan 25 lagen?
A. Het aantal lagen is verhoogd om de transistordichtheid te vergroten en de energie-efficiëntie te optimaliseren. Vooral voor het minimaliseren van dataoverdrachtsroutes tussen de geheugencore en CPU-controller zijn complexe verbindingen nodig die meer dan 30 lagen omvatten.
V. Hoe beïnvloedt een groei in het aantal lagen de chipprijs?
A. De productiekost per laag stijgt met ongeveer 25–30 dollar, waardoor de gemiddelde productiekost van een 3nm-chip meer dan 600 dollar bedraagt. Dit vertegenwoordigt een stijging van ongeveer 71% ten opzichte van 2018 voor 7nm-chips, wat direct wordt weerspiegeld in de hoge prijs van moderne mobiele processorchips.
V. Hoe verandert het defectpercentage door een groei in het aantal lagen?
A. Bij 3nm-productie bedraagt het gemiddelde opbrengstpercentage (Yield) 82%, wat een daling van 9 procentpunten is ten opzichte van 7nm (91%). Door de complexiteit van de structuren is het risico op kortsluitingen tussen lagen of verbindingsschade sterk toegenomen, wat de kwaliteitscontrole aanzienlijk verhoogt.
Belangrijkste samenvatting
Het gemiddelde aantal lagen bij 3nm-chips is 20–25, met sommige hoge-prestatiechips die meer dan 30 lagen hebben.
Een groei in het aantal lagen verhoogt de productiekosten met meer dan 30%, wat directe gevolgen heeft voor de chipprijs.
Hoewel een groei in het aantal lagen prestatieverbetering en energiebesparing oplevert, neemt de inspectietijd voor kwaliteitscontrole gemiddeld met meer dan 70% toe.
Comments 0