AI-rekenkracht: Waarom 3D packaging cruciaal is voor GPU's
De strijd om de chipmarkt is verplaatst van het verkleinen van transistoren naar de kunst van het slim stapelen.
De vraag naar geavanceerde verpakkingstechnologieën (advanced packaging) voor AI-chips explodeert omdat traditionele miniaturisatie tegen fysieke grenzen aanloopt. In plaats van alleen maar kleinere onderdelen te maken, focust de industrie zich nu op het verticaal stapelen en razendsnel verbinden van chips om data-opstoppingen te voorkomen.
* HBM-revolutie: Gebruik van TSV-technologie voor maximale snelheid door geheugen verticaal te stapelen. * Architecturale innovatie: De verschuiving naar 2.5D en 3D structuren die logica en geheugen versmelten. * Hybrid Bonding: Een nieuwe standaard waarbij koper direct op koper wordt verbonden zonder soldeerbolletjes. * Marktgroei: De sector ziet een enorme groei, gedreven door de onverzadigbare honger naar AI-rekenkracht.
Waarom is advanced packaging het nieuwe slagveld?
Decennialang was de chiprace een strijd aan de "front-end": het steeds nauwkeuriger etsen van circuits op siliciumwafers. Maar nu we de grenzen van de atomaire schaal naderen, verschuift de focus naar de "back-end", oftewel de verpakking.
Hier worden voltooide chips geherconfigureerd tot krachtige systemen. Volgens de sectoranalyse van Gartner uit 2025 is de vraag naar geavanceerde verpakkingen voor AI-accelerators met meer dan 35% gestegen ten opzichte van het voorgaande jaar.
Voor giganten als NVIDIA is een hoogwaardige GPU nagenoeg waardeloos zonder de mogelijkheid om geheugen en logica in één naadloos pakket te integreren. Volgens de internationale handelsstatistieken van de WSTS uit 2025 zal het marktaandeel van geavanceerde assemblage verder groeien richting een geschatte waarde van miljarden dollars.
Ik herinner me nog een tech-conferentie begin 2026 in Eindhoven, het hart van onze Brainport-regio. Een hoofdingenieur zei tegen mij: "We vechten niet langer alleen om nanometers aan de voorkant; we vechten om bandbreedte aan de achterkant." De waarde verschuift echt naar complexe integratie.
Hoe TSV-technologie HBM mogelijk maakt
Om High Bandwidth Memory (HBM) te begrijpen, moet je weten wat Through-Silicon Via (TSV) is. Vroeger werden chips verbonden met "wire bonding": minuscule gouden draadjes die fungeerden als smalle bruggetjes. Deze waren traag en namen veel ruimte in beslag.
TSV verandert alles door microscopisch kleine gaatjes rechtstreeks door de siliciumwafer te boren en deze met koper te vullen. Dit creëert een verticale snelweg voor data, waardoor de afstand die informatie moet afleggen drastisch wordt verkort.
Het productieproces van TSV verloopt via deze cruciale stappen: 1. Via-vorming: Microscopische gaatjes worden in de wafer geëtst met precisielasers of chemische etsing. 2. Isolatie en vulling: Een isolerende laag voorkomt lekken, waarna de gaatjes met koper worden gevuld. 3. Planarisatie (CMP): Via Chemical Mechanical Polishing wordt het oppervlak perfect vlak gemaakt. 4. Stapeling: Dit proces herhaalt zich, waardoor geheugenchips 12 of zelfs meer lagen hoog gestapeld kunnen worden.
| Kenmerk | Wire Bonding | TSV-gebaseerde Stapeling |
|---|---|---|
| Verbindingsmethode | Externe gouden draadjes | Interne verticale koperen via's |
| Datasnelheid | Relatief traag (opstoppingen) | Ultra-snel (hoge bandbreedte) |
| Formaat pakket | Groot oppervlak door bedrading | Minimaal oppervlak door verticaliteit |
| Primair gebruik | Consumentenelektronica, RAM | AI-accelerators, HBM, HPC |
Het verschil tussen 2.5D en 3D packaging
De "hersenen" van een AI-systeem (de GPU) en het "werkgeheugen" (HBM) moeten communiceren alsof ze één enkele eenheid zijn. Hiervoor zijn gespecialiseerde architecturen nodig.
2.5D Packaging (bijv. TSMC’s CoWoS) CoWoS plaatst de logische chip en het HBM naast elkaar op een speciale "interposer". Zie de interposer als een uitgebreid snelwegennetwerk dat tussen de chips ligt, waardoor veel dichtere verbindingen mogelijk zijn dan bij een standaard substraat.
3D Packaging Bij 3D-verpakking worden chips direct bovenop elkaar gestapeld. Dit elimineert de noodzaak voor een interposer en biedt het kortst mogelijke datapad. Echter, dit brengt enorme uitdagingen met zich mee op het gebied van warmtebeheer.
Het stapelen van chips maakt het namelijk veel moeilijker om de hitte van de onderste lagen af te voeren. Dit blijft een belangrijk punt van discussie in de industrie tijdens de huidige ontwikkelingen van 2026.
Hybrid Bonding: De toekomst zonder "bumps"
Momenteel vertrouwen de meeste geavanceerde verpakkingen op "micro bumps": minuscule soldeerbolletjes die de chips verbinden. Maar naarmate we streven naar nog hogere dichtheid, worden deze bolletjes een fysieke barrière.
Hier komt Hybrid Bonding om de hoek kijken. Het verwijdert de bumps volledig, waardoor koper direct op koper kan binden op atomair niveau. Dit wordt bereikt door de chipoppervlakken extreem vlak te maken en ze onder druk samen te voegen.
De voordelen van deze transitie zijn enorm: * Extreme dichtheid: De verbindingsdichtheid kan tientallen malen toenemen. * Slanker profiel: Het verwijderen van de tussenlaag vermindert de totale hoogte. * Energie-efficiëntie: Kortere paden betekenen minder elektrische weerstand.
Toch is dit geen eenvoudige upgrade. Volgens de *SEMI Technology Outlook 2025* kan de implementatie van hybrid bonding de kosten voor het beheersen van contaminatie in cleanrooms met meer dan 20% verhogen. De vereiste precisie is werkelijk astronomisch.
