CFET-Technologie: Vertikales Stacking ersetzt 2nm-Designs

Der Wettlauf um die kleinsten Nanometer ist vorbei – jetzt geht es darum, in die Höhe zu bauen.

Die Halbleiterindustrie steht vor einem radikalen Architekturwechsel: Anstatt Transistoren immer flacher nebeneinander zu platzieren, setzt man nun auf vertikales Stacking durch CFET-Strukturen (Complementary FET). Während die 2nm-Produktion im Jahr 2026 allmählich stabilisiert wird, bereitet sich der Sektor massiv auf diese dreidimensionale Revolution vor.

* Paradigmenwechsel: Der Übergang von planaren Designs über FinFET und GAA (Gate-All-Around) hin zu vertikal gestapelten CFET-Architekturen. * Dichte statt Dimension: Erfolg wird nicht mehr nur an der Linienbreite gemessen, sondern an der "Zelldichte" – also wie viele Transistoren auf engstem Raum untergebracht werden können. * Langfristiger Fahrplan: Laut den Forschungsprojektionen von imec wird die CFET-Technologie ab einer Skala von etwa 0,7nm unverzichtbar sein, mit dem Ziel eines 0,3nm-Nodes bis circa 2038. * Infrastruktur-Abhängigkeit: Hochmoderne Fertigung benötigt massive staatliche Investitionen in Stromnetze und Wasserversorgung, um die ultrafeinen Prozesse stabil zu halten.

Warum ist die Schichtstruktur wichtiger als die reine Nanometer-Zahl?

Jahrzehntelang galt die "Nanometer-Zahl" als der Goldstandard für die Überlegenheit eines Chips. Doch unterhalb der 3nm-Schwelle stießen wir auf eine physikalische Mauer: den Leckstrom. Wenn Kanäle zu schmal werden, beginnt der Strom unkontrolliert abzufließen, was Energie verschwendet und enorme Hitze erzeugt.

Um dies zu bekämpfen, haben Branchenführer von FinFET-Strukturen auf die Gate-All-Around (GAA)-Technologie umgestellt. Bei GAA umschließt das "Gate" den Kanal von allen vier Seiten für eine bessere Kontrolle.

Laut dem Jahresbericht der Semiconductor Industry Association (SIA) aus dem Jahr 2025 stiegen die globalen Investitionen in fortschrittliche Logikfertigungskapazitäten im vergangenen Jahr um 14 %, um dieser Nachfrage gerecht zu werden. Im Verlauf von 2025 und bis heute im Jahr 2026 liegt die größte Herausforderung darin, die hohen Ausbeuten (Yields) bei der Massenproduktion dieser komplexen GAA-Architekturen aufrechtzuerhalten.

Der Fokus hat sich offiziell verschoben: Es geht nicht mehr nur darum, "wie dünn können wir bauen?", sondern "wie effizient können wir stapeln?". Die Konfiguration der Schichten bestimmt nun maßgeblich die Leistung und die Energieeffizienz.

Was ist CFET, der Gamechanger für Sub-3nm-Chips?

Der Nachfolger der GAA-Technologie ist der CFET (Complementary Field-Effect Transistor). In aktuellen Designs liegen n-Typ- und p-Typ-Transistoren nebeneinander auf einer flachen Ebene.

CFET verändert das Spiel, indem sie vertikal übereinander gestapelt werden. Dieser vertikale Ansatz bietet drei massive Vorteile: Er reduziert den Platzbedarf drastisch, verkürzt die Verbindungswege für schnellere Signale und senkt den Stromverbrauch erheblich.

Basierend auf dem Fahrplan von imec, dem führenden belgischen Forschungszentrum, wird erwartet, dass CFET bei der 0,7nm-Skala eine signifikante Marktreife erlangen wird. Dies ist keine kleine Optimierung, sondern ein grundlegender Umbau der Materie auf atomarer Ebene.

Wie bereiten sich Ingenieure auf den Übergang zu CFET vor?

Der Wechsel von horizontalen zu vertikalen Architekturen erfordert eine komplette Überholung der Fertigungsabläufe. Es ist nicht so einfach, nur eine weitere Schicht hinzuzufügen; es erfordert eine Präzision, die fast an das Unmögliche grenzt.

Um diese neuen Strukturen zu implementieren, folgen die Foundries einer strengen Integrations-Checkliste:

1. Atomic Layer Deposition (ALD): Materialien werden Schicht für Schicht auf atomarer Ebene aufgetragen, um eine perfekte vertikale Dicke zu garantieren.
2. High-NA EUV Lithografie: Einsatz der nächsten Generation von Lichtquellen, um Muster mit beispielloser Auflösung zu ätzen.
3. Vertikales Ätzen & Stacking: Sorgfältiges Abtragen von Material, um "Löcher" für die gestapelten Transistoren zu schaffen, ohne die Basis zu beschädigen.
4. Thermische Belastungstests: Überprüfung, ob der vertikale Stapel die Hitze ableiten kann, ohne unter Last Risse zu bilden.

Welche Hürden gibt es auf dem Weg zur 0,3nm-Ära im Jahr 2038?

Wir stehen erst am Anfang einer langen Reise zum 0,3nm-Node, der laut Forschern um das Jahr 2038 erreichbar sein könnte. Dieser Weg ist jedoch mit technischen "Alpträumen" gepflastert.

Mit zunehmender Anzahl der Schichten steigt die Fertigungsschwierigkeit exponentiell an. Erstens ist eine Präzision auf atomarer Ebene erforderlich. Beim Stapeln von Schichten kann ein Fehler von nur wenigen Atomen den gesamten Chip unbrauchbar machen.

Zweitens wird das Wärmemanagement zu einer Krise: Die enorme Menge an Logik in einen winzigen vertikalen Raum zu packen, erzeugt Hitze, die unglaublich schwer abzuleiten ist.

Ich habe kürzlich mit einem Prozessingenieur gesprochen, der in der Nähe eines großen Halbleiter-Hubs arbeitet. Seine Worte sind mir im Gedächtnis geblieben: „Wir drucken keine Schaltkreise mehr; wir bauen im Grunde Wolkenkratzer, Atom für Atom.“

Obwohl die Einführung von High-NA EUV-Lithografie-Tools im Jahr 2026 eine gewisse Entlastung bringt, bleiben die physikalischen Barrieren gewaltig. Jedoch hängt der Erfolg stark von der globalen Lieferkettenstabilität ab, was in der Branche derzeit intensiv debattiert wird.

Wie unterstützt die nationale Infrastruktur diese Prozesse?

Da die Chip-Architektur komplexer wird, muss sich auch die "Fabrik" selbst weiterentwickeln. In den USA – aber auch zunehmend in Europa durch den European Chips Act – konzentriert sich der Aufbau von Halbleiter-Clustern nicht nur auf Reinräume, sondern auf das gesamte Ökosystem.

Strom und Wasser sind die zwei kritischsten Variablen. Laut einer Infrastrukturbewertung des US Department of Energy aus dem Jahr 2025 kann eine einzige große, hochmoderne Fabrik einen kontinuierlichen Strombedarf von über 100 Megawatt haben.

Mit zunehmender Schichtanzahl explodiert der Energiebedarf für die Präzisionsgeräte. Unter politischen Entscheidungsträgern wird daher hitzig debattiert, wie diese massiven Erweiterungen der Versorgungsnetze finanziert werden sollen.

Eine gängige Strategie ist die Einrichtung spezieller „Zukunfts-Reaktionsfonds“ (Future Response Funds), um sicherzustellen, dass die Energieinfrastruktur parallel zu den Chip-Fabriken mitwächst.