CFET-architectuur biedt 3 grote voordelen voor nieuwe chips

De race om de kleinste nanometer is voorbij; we gaan nu de hoogte in met verticale stapeling.

De focus in de chipindustrie is verschoven van het verkleinen van platte lijnen naar het bouwen in de hoogte via architecturen zoals CFET (Complementary FET). Terwijl de productie van 2nm-chips in 2026 stabiliseert, bereidt de sector zich nu agressief voor op deze driedimensionale revolutie.

* Structurele paradigmaverschuiving: De overgang van vlakke FinFET-ontwerpen naar Gate-All-Around (GAA) en uiteindelijk verticale CFET-stapeling. * Dichtheid boven afmeting: Succes wordt niet langer gemeten in lijnbreedte, maar in "celdichtheid" — hoeveel transistors passen er op een specifiek oppervlak? * Lange-termijn roadmap: Volgens de prognoses van het Belgische onderzoeksinstituut imec zal CFET essentieel worden rond de 0,7nm-schaal, met een doelstelling voor een 0,3nm-node rond 2038. * Infrastructuurafhankelijkheid: Geavanceerde productie vereist enorme nationale investeringen in elektriciteitsnetten en watervoorzieningen om ultra-fijne processen te ondersteunen.

Waarom is de gelaagde structuur belangrijker dan het aantal nanometers (nm)?

Decennialang was het "nanometer"-getal de gouden standaard voor superieure chips. Maar toen we onder de 3nm grens zakten, liepen we tegen een fysieke muur aan: lekstroom. Wanneer kanalen te smal worden, begint elektriciteit weg te lekken, wat leidt tot energieverlies en extreme hitte.

Om dit tegen te gaan, zijn marktleiders overgestapt van FinFET-structuren naar Gate-All-Around (GAA) technologie. Bij GAA omringt de "gate" alle vier de zijden van het kanaal voor een veel betere controle.

Volgens het jaarverslag van 2025 van de Semiconductor Industry Association (SIA) steeg de wereldwijde investering in geavanceerde logische productiecapaciteit vorig jaar met 14% om aan deze vraag te voldoen. Gedurende 2025 en tot nu toe in 2026 is de grootste uitdaging het behouden van een hoge opbrengst (yield) tijdens de massaproductie van deze complexe GAA-architecturen.

De focus is officieel verschoven van "hoe dun kunnen we het maken?" naar "hoe efficiënt kunnen we het stapelen?". De manier waarop de lagen zijn geconfigureerd, bepaalt nu zowel de prestaties als de energie-efficiëntie.

Wat is CFET, de gamechanger voor chips onder de 3nm?

De opvolger van GAA-technologie is CFET (Complementary Field-Effect Transistor). In huidige ontwerpen zitten n-type en p-type transistors naast elkaar op een plat vlak.

CFET verandert alles door ze verticaal bovenop elkaar te stapelen. Deze verticale aanpak biedt drie enorme voordelen: het verkleint de voetafdruk drastisch, verkort de verbindingen voor snellere signalen en verlaagt het stroomverbruik aanzienlijk.

Op basis van de roadmap van het Belgische onderzoekscentrum imec wordt verwacht dat CFET echt levensvatbaar wordt rond de 0,7nm-schaal. Dit is geen kleine aanpassing; het is een fundamentele herontwerp van hoe we materie op atomair niveau bouwen.

Hoe bereiden ingenieurs zich voor op de overgang naar CFET?

De stap van horizontale naar verticale architecturen vereist een volledige revisie van de productieprocessen. Het is niet zo simpel als een extra laagje toevoegen; het vereist precisie die grenst aan het onmogelijke.

Om deze nieuwe structuren te implementeren, volgen chipfabrikanten een strikte checklist:

1. Atomic Layer Deposition (ALD): Het aanbrengen van materialen, laag voor laag op atomaire schaal, om de perfecte verticale dikte te garanderen.
2. High-NA EUV Lithografie: Het gebruik van de nieuwste lichtbronnen om patronen met een ongekende resolutie te etsen.
3. Verticaal etsen en stapelen: Het zorgvuldig verwijderen van materiaal om "gaten" te creëren voor de gestapelde transistors zonder de basis te beschadigen.
4. Thermische stress-testen: Verifiëren of de verticale stapel warmte kan afvoeren zonder te barsten onder belasting.

Wat zijn de hindernissen richting het 0,3nm-tijdperk in 2038?

We staan aan het begin van een lange reis naar de 0,3nm-node, die volgens onderzoekers rond 2038 haalbaar zou zijn. Deze weg is echter bezaaid met technische nachtmerries.

Naarmate lagen toenemen en de complexiteit groeit, stijgt de moeilijkheid van het fabricageproces exponentieel. Ten eerste is er een vereiste voor precisie op atomair niveau. Bij het stapelen van lagen kan een fout van slechts enkele atomen de hele chip onbruikbaar maken.

Ten tweede wordt warmtebeheer een crisis; het samenpakken van enorme hoeveelheden logica in een minuscule verticale ruimte creëert hitte die extreem moeilijk af te voeren is.

Ik sprak onlangs met een procesingenieur bij een groot technologisch knooppunt en hun woorden bleven me bij: "We zijn niet meer alleen circuits aan het printen; we bouwen in feite wolkenkrabbers, één atoom per keer."

Hoewel de uitrol van High-NA EUV-lithografietools in 2026 enige verlichting biedt, blijven de fysieke barrières ontmoedigend.

Hoe ondersteunt nationale infrastructuur deze geavanceerde processen?

Naarmate de chiparchitectuur complexer wordt, moet de fabriek zelf mee evolueren. De focus bij het bouwen van nieuwe technologie-clusters ligt niet alleen op de cleanrooms, maar vooral op het onderliggende ecosysteem.

Elektriciteit en water zijn de twee meest kritieke variabelen. Volgens een infrastructuurbeoordeling uit 2025 kan één enkele grootschalige geavanceerde fabriek meer dan 100 megawatt aan continu stroom vereisen.

Naarmate het aantal lagen toeneemt, explodeert de hoeveelheid energie die nodig is om de precisieapparatuur te laten draaien. Er is een groeiend debat onder beleidsmakers over hoe deze enorme uitbreidingen van nutsvoorzieningen gefinancierd moeten worden.

Een veelgebruikte strategie is het oprichten van speciale "Toekomstfondsen" (vergelijkbaar met de voorgestelde 'Future Response Funds' in andere regio's) om ervoor te zorgen dat het elektriciteitsnet en de watervoorziening meegroeien met de chipfabrieken.